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分频器的设计

2021-06-16 07:54分类:入职简历 阅读:

分频器的设计-奇偶分频

2的n次方分频实现

如下电路能够实现对CLK的2分频。原理很浅易,上电复位先给寄存器一个初起值,然后只有在CLK上升沿CLK_DIV2才会翻转一次。故CLK两个上升沿之后,CLK_DIV2才完善两次翻转。

要实现2的n次方分频能够经由过程复用n次这个电路。如下所示。

偶数倍分频

手段一:如下所示。经由过程移位寄存器实现分频。例如要实现2n倍分频,则必要用n个寄存器。

益处:不必要其它任何限制逻辑,只必要寄存器加一个逆相器。

弱点:当分频倍数很大时,必要的寄存器也是倍增。自然你也能够采用复用的手段往缩短所需寄存器数现在,例如,36分频,能够做两个6分频器相连,则所需寄存器为6个,必要的寄存器数大大缩短。

手段二:如下图所示,经由过程计数器来实现分频。比如,做一个2n分频器,则计数器计数从0到n-1,CLK_DIV就翻转一次。

代码如下(分频数为DIV_NUM=20):

仿真波形:

奇数倍分频

如上手段只能实现偶数倍分频,是由于寄存器都是源时钟CLK上升沿触发的,所以DIV_CLK只能在上升沿往发生跳转,这导致DIV_CLK一定只能是CLK的偶数倍分频有关(CLK跳转两次,DIV_CLK才能够跳转一次)。  

奇数倍分频的一栽实现手段如下。一块儿计数器用CLK的非CLK_N限制,一块儿用CLK限制。末了将两路的输出分频波形相亦或,得到末了的分频输出。倘若难以理解能够对着末了的波形往望。

Verilog实现如下(分频数为DIV_NUM=9):

仿真波形如下:

思考

行家以上面的为基础,思考一下占空比可调的分频时钟的实现。

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